**Atividades**:
- Concepção e definição de arquitetura de blocos digitais, microarquitetura e documentação;
- Codificação RTL em Verilog ou Systemverilog de lógicas digitais;
- Integração de IPs complexos;
- Criação de testbench para validação do RTL, compilação e simulação na plataforma de desenvolvimento Vivado Design Suite e/ou Cadence tools.
**Requisitos**:
- Formação superior em Engenharia Elétrica, Engenharia de Telecomunicações ou similar;
- Experiência em Verilog ou VHDL para FPGA;
- Conhecimento de IPs complexos e protocolos de bus e comunicação, AXI4, AXI4-Stream, RoCE, I2C, SPI.
- Conhecimento das ferramentas digitais front-end da Xilinx e/ou Cadence;
- Conhecimento em Linux;
- Inglês avançado (leitura, escrita e conversação);